 集成電路IC后端設計培訓(數字IC集成電路IC版圖設計班) |
| 培養目標 |
| 通過培訓使學員專項技能水平達到相當于中級技術等級；掌握集成電路基本工藝設計知識、版圖設計基礎知識，了解半導體基礎理論，能熟練使用EDA軟件軟件進行基本版圖設計。 |
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| 培養對象 |
1.理工科背景，有志于數字集成電路設計工作的學生和轉行人員；
2.需要充電，提升技術水平和熟悉設計流程的在職人員；
3.集成電路設計企業的員工內訓。
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| 教學優勢 |
曙海教育的數字集成電路設計課程培養了大批受企業歡迎的工程師。大批企業和曙海
建立了良好的合作關系。曙海教育的數字集成電路設計課程在業內有著響亮的知名度。
本課程，秉承12年積累的教學品質，以IC項目實現為導向,老師將會與您分享數字芯片設計的全流程以及Synopsy和Cadence公司EDA工具的綜合使用經驗、技巧。
本課程，以實戰貫穿始終，讓您絕對受益匪淺！ |
| 入學要求 |
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學員學習本課程應具備下列基礎知識：
◆電路系統的基本概念。 |
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班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號) |
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為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限3到5人，多余人員安排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
近開課時間(周末班/連續班/晚班）： 后端培訓開班時間：2019年10月1日 |
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實驗設備 |
☆資深工程師授課
◆外地學員：代理安排食宿（需提前預定）
☆注重質量
☆邊講邊練
☆合格學員免費推薦工作
專注高端培訓17年，曙海提供的課程得到本行業的廣泛認可，學員的能力
得到大家的認同，受到用人單位的廣泛贊譽。
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| 師資團隊 |
【趙老師】
大規模集成電路設計專家，10多年超大規模電路SOC芯片設計和版圖設計經驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線，精通SOC芯片
設計和版圖設計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。
熟練掌握版圖設計規則并進行驗證及修改；熟練掌握Unix/Linux操作系統；熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。
【王老師】
資深IC工程師，十幾年集成電路IC設計經驗，精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網絡芯片、手機芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設計。
【張老師】
從事數字集成電路設計10余年，精通CMOS工藝流程、版圖設計和布局布線，精通VERILOG,VHDL語言，
擅長芯片前端、后端設計和復雜項目實施的規劃管理，其領導開發的芯片已成功應用于數個國際知名芯片廠商之產品中。豐富的芯片開發經驗，對于現今主流工藝下的同步數字芯片設計技術和流程有良好把握。長期專注于內存控制器等產品的研發，擁有數顆規模超過百萬門的數字芯片成功流片經驗.
★更多師資力量請見曙海師資團隊。 |
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| 新優惠 |
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◆在讀學生憑學生證，可優惠500元。 |
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質量保障 |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,培訓老師留給學員手機和Email,免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業機會。 。專注高端培訓17年，曙海提供的課程得到本行業的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
集成電路IC后端設計培訓 |
◆ 本課程實戰演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯合從頭至尾強化練習整個芯片的生成過程，強調實戰，實戰，還是實戰！
◆ 免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設計和練習！
◆ 贈送每個工具用到的流片廠工藝庫和技術文件。
◆ 企業化項目管理方案。 |
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第一階段
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計算機操作系統UNIX應用基礎；
半導體器件原理及集成電路概論；
集成電路設計導論及流程；
項目設計實踐。 |
CMOS集成電路設計原理；
IC布局布線設計；
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Synopsys DC（Design Compiler） 綜合
1，綜合的概念
2，綜合庫與工具介紹
3，工作環境的設立和關鍵命令
4，綜合前的準備工作
5，芯片邏輯代碼和流片廠庫的結合
6，綜合的過程
7，
綜合后網表的導出
8，時序SDC的導出
9，Synopsys DC 為Cadence Encounter工具所做的準備工作。
10，快速綜合TCL腳本使用技巧
Cadence Encounter 布局布線
1.網表和工程庫的結合
2，環境變量的設置和關鍵命令
3,布局布線前的準備工作
4，Synopsys DC工具和Cadence Encounter工具的銜接和配合
2.Floor plan
3.電源規劃
4.布局、擺放
5.時鐘樹
6.布線
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第二階段Synopsys PT（PrimeTime）驗證仿真 |
基于Synopsys PT（PrimeTime） 驗證仿真，介紹Synopsys PT（PrimeTime） 驗證仿真實現的基本流程。
Synopsys PT（PrimeTime） 驗證仿真
1，環境變量的設置
2，關鍵命令
3，仿真驗證過程
4，仿真驗證報告的產生
5，快速驗證技巧
6，TCL腳本的使用技巧
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第三階段 |
1.Floor plan
2.電源規劃
3.布局、擺放
4.時鐘樹
5.布線
6.RC extraction
7.靜態時序分析（STA）
8.驗證
1)DRC
2)lvs
3)erc
9.項目實戰
10.數字后端全流程設計工具
11.相關工藝庫文件
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第四階段 芯片后端全工具鏈、全流程實戰演練 |
項目實戰：
ARM9芯片后端設計整個流程項目實戰演練，使用后端的Synopsys公司的DC,PT等工具，
多工具聯合從頭至尾強化練習整個芯片的生成過程。 |
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總部李老師