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        1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后免費提供一個月的技術支持，充分保證培訓后出效果；
        3、培訓合格學員可享受免費推薦就業(yè)機會。

課程說明：

SystemVerilog驗證是數(shù)字電路驗證工程師必須掌握的一項基本技能。通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師，構建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規(guī)劃。

課程大綱：

1.?SystemVerilog 驗證平臺的架構

2.?SystemVerilog 語義語法

3.?SystemVerilog 并發(fā)操作機制

4.?Object Oriented Programming (OOP) 面向對象的編程

5.?SystemVerilog 內(nèi)部通信機制

6.?SystemVerilog 驗證技巧

UVM驗證方法學是針對數(shù)字電路驗證技術高級學員的課程，是數(shù)字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對UVM驗證方法的理論描述，更重要的是對UVM驗證方法學的理論和用法的歸納，總結和升華，通過UVM驗證方法學課程的學習可以快速成為一名優(yōu)秀的IC驗證工程師。


課程大綱：

1. UVM 驗證平臺的架構

2. UVM 消息服務機制

3. UVM 數(shù)據(jù)建模

4. UVM component configuration

5. communication 要點

6. UVM 技巧

7. UVM sequence