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　　　　　　　　大型RISC處理器設(shè)計培訓(xùn)班

第1章 概述
第2章 VLSI電路設(shè)計
　 2.1 工藝技術(shù)基礎(chǔ)和電路設(shè)計風(fēng)格
　 2.2 設(shè)計流程
　 2.3 設(shè)計階段劃分
第3章 RISC處理器體系結(jié)構(gòu)
　 3.1 簡單的RISC處理器
　 3.2 處理器體系結(jié)構(gòu)的選擇
　　 3.2.1 體系結(jié)構(gòu)擴展技術(shù)
　　 3.2.2 方案評估
　　 3.2.3 設(shè)計方案技術(shù)小結(jié)
第4章 Verilog 簡短介紹
第5章 外部行為描述
　 5.1 RISC處理器如何工作
　　 5.1.1 匯編器
　　 5.1.2 測試板
　 5.2 指令集
　　 5.2.1 LD/ST類裝載和存儲指令
　　 5.2.2 CTR類跳轉(zhuǎn)指令
　　 5.2.3 ALU類算術(shù)和邏輯指令
　　 5.2.4 特殊類指令
　　 5.2.5 綜合指令
　　 5.2.6 中斷
　 5.3 基于Verilog HDL建模的指令解釋器
　　 5.3.1 概述
　　 5.3.2 組織結(jié)構(gòu)
　　 5.3.3 應(yīng)用
　 5.4 測試方案詳細說明書
　 5.5 定量描述
第6章 處理器粗略結(jié)構(gòu)的內(nèi)部描述
　 6.1 數(shù)據(jù)流
　　 6.1.1 指令在數(shù)據(jù)通路中的執(zhí)行
　　 6.1.2 數(shù)據(jù)通路的流水線
　　 6.1.3 流水線執(zhí)行方式的特性
　 6.2 時序
　　 6.2.1 簡單的時鐘方案
　　 6.2.2 總線協(xié)議
　 6.3 流水線級
　　 6.3.1 流水線級的命名和設(shè)計
　　 6.3.2 取指令級IF
　　 6.3.3 指令譯碼級ID
　　 6.3.4 執(zhí)行級EX
　　 6.3.5 存儲器訪問級MA
　　 6.3.6 回寫級WB
　　 6.3.7 流水線各級任務(wù)總結(jié)
　 6.4 Cache和寄存器堆
　　 6.4.1 多功能Cache MPC
　　 6.4.2 跳轉(zhuǎn)目的Cache
　　 6.4.3 流水線中MPC和BTC的協(xié)同
　　 6.4.4 寄存器堆
　 6.5 中斷的處理
第7章 粗略結(jié)構(gòu)模型的流水線劃分
　 7.1 處理器CHIP
　 7.2 取指令單元IFU
　　 7.2.1 I_BUS多選器
　　 7.2.2 IFU_ADDR_BUS多選器
　　 7.2.3 NPC_BUS多選器
　　 7.2.4 跳轉(zhuǎn)目的Cache BTC
　　 7.2.5 多功能Cache MPC
　　 7.2.6 跳轉(zhuǎn)決策邏輯BDL
　　 7.2.7 程序計數(shù)計算器PCC
　　 7.2.8 流水級禁止邏輯PDL
　　 7.2.9 指令譯碼邏輯IDL
　　 7.2.10 串行模式控制器 SMC
　　 7.2.11 擴展PC邏輯EPL
　 7.3 指令譯碼單元IDU
　　 7.3.1 譯碼塊DG1　
　　 7.3.2 譯碼塊DG2
　　 7.3.3 譯碼塊DG3
　　 7.3.4 譯碼塊DG4
　　 7.3.5 譯碼塊DG5
　　 7.3.6 譯碼塊DG6
　 7.4 算術(shù)邏輯單元ALU
　　 7.4.1 算術(shù)單元模型
　　 7.4.2 LOGIC模型
　　 7.4.3 SHIFT模型
　 7.5 存儲器訪問單元MAU
　 7.6 前推和寄存器單元FRU
　　 7.6.1 寄存器地址譯碼器RAC
　　 7.6.2 前推比較器CMP　
　　 7.6.3 前推選擇邏輯FSL
　　 7.6.4 寄存器訪問邏輯RAL
　　 7.6.5 數(shù)據(jù)和地址流水線
　 7.7 構(gòu)建完整的處理器
第8章 門級模型綜合
　 8.1 由半導(dǎo)體生產(chǎn)商提供的庫
　　 8.1.1 邏輯門
　　 8.1.2 內(nèi)部緩沖器
　　 8.1.3 觸發(fā)器
　　 8.1.4 鎖存器
　　 8.1.5 輸入時鐘驅(qū)動器
　　 8.1.6 輸入緩沖器
　　 8.1.7 單向輸出緩沖器　
　　 8.1.8 雙向三態(tài)輸出緩沖器　
　　 8.1.9 測試用宏單元
　　 8.1.10 宏單元：加法器
　　 8.1.11 宏單元：移位器
　　 8.1.12 宏單元：用戶定義的RAM庫
　　 8.1.13 自主開發(fā)的庫單元：緩沖器
　　 8.1.14 自主開發(fā)的庫單元： 觸發(fā)器
　　 8.1.15 自主開發(fā)的庫單元：多選器
　 8.2 手工綜合
　　 8.2.1 同步數(shù)據(jù)傳輸
　　 8.2.2 帶組合邏輯的寄存器
　　 8.2.3 寄存器流水線
　　 8.2.4 多路數(shù)據(jù)選擇器
　　 8.2.5 常數(shù)賦值
　　 8.2.6 變量賦值　
　　 8.2.7 行為級描述的間接綜合
　 8.3 工具自動綜合
　　 8.3.1 綜合工具
　　 8.3.2 邏輯綜合的例子
　 8.4 一個較大的綜合實例
　　 8.4.1 同步數(shù)據(jù)傳輸器
　　 8.4.2 組合邏輯
　　 8.4.3 數(shù)據(jù)選擇多選器
　　 8.4.4 間接綜合
　　 8.4.5 變量賦值
　 8.5 特殊情況： 異步總線協(xié)議
　 8.6 統(tǒng)計數(shù)據(jù)和設(shè)計經(jīng)驗
　 8.7 門級模型的仿真和優(yōu)化
　　 8.7.1 驗證
　　 8.7.2 優(yōu)化
　 8.7.3 時序仿真　
第9章 測試、可測性設(shè)計、測試儀以及測試板
　 9.1 錯誤模型和錯誤覆蓋率
　 9.2 自動測試儀（ATE）
　　 9.2.1 測試儀的配置和操作
　　 9.2.2 格式和模版
　 9.3 可測性設(shè)計
　　 9.3.1 用于存儲器測試的多選器
　　 9.3.2 掃描通路
　　 9.3.3 信號分析
　　 9.3.4 半導(dǎo)體制造商的測試電路
　 9.4 功能測試
　 9.5 測試數(shù)據(jù)導(dǎo)出
　　 9.5.1 所需的測試方案和測試塊
　　 9.5.2 三態(tài)、靜態(tài)電流、工藝和存儲器測試
　　 9.5.3 功能測試
　　 9.5.4 評估測試方案
　　 9.5.5 ATE測試數(shù)據(jù)的準備
　 9.6 ATE測試儀
　　 9.6.1 DUT卡的設(shè)置
　　 9.6.2 開始測試
　　 9.6.3 測試結(jié)果
　 9.7 測試板
　　 9.7.1 底板
　　 9.7.2 PC接口卡和總線接口卡　
　　 9.7.3 存儲卡
　　 9.7.4 CPU卡
　　 9.7.5 評估
　 9.8 結(jié)論
第10章 總結(jié)和展望
　 10.1 效率和復(fù)雜度
　 10.2 用狀態(tài)圖和轉(zhuǎn)換圖進行大型VLSI設(shè)計的設(shè)計描述、分析和仿真
　 10.3 錯誤模型和HDL的測試方案
第11章 Verilog HDL建模　
　 11.1 EBNF格式語法
　 11.2 Verilog語句
　　 11.2.1 結(jié)構(gòu)語句
　　 11.2.2 變量聲明
　　 11.2.3 操作符
　　 11.2.4 程序控制
　　 11.2.5 其它語句
　　 11.2.6 VerilogXL 語句
　 11.3 基本建模概念
　　 11.3.1 仿真器的并行執(zhí)行原理和事件控制機制
　　 11.3.2 時序控制
　　 11.3.3 層次化建模和實例化
　　 11.3.4 行為和結(jié)構(gòu)建模
　　 11.3.5 變量陣列
　　 11.3.6 模型和組
　　 11.3.7 雙向通信
　　 11.3.8 一些實用編程指南
　 11.4 實例
　　 11.4.1 簡單的流水線
　　 11.4.2 復(fù)雜的流水線
　　 11.4.3 ASIC處理器的行為級模型
　 11.4.4 ASIC處理器的結(jié)構(gòu)化模型
11.5 語句的EBNF語法