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FPGA培訓(xùn)

FPGA研究

FPGA培訓(xùn)-知識(shí)提綱（1）

FPGA培訓(xùn)-知識(shí)提綱（2）

FPGA培訓(xùn)-知識(shí)提綱（3）

FPGA培訓(xùn)-知識(shí)提綱（4）

FPGA培訓(xùn)-知識(shí)提綱（5）

FPGA培訓(xùn)-知識(shí)提綱（1）-2010年01月21日

FPGA培訓(xùn)實(shí)驗(yàn)要點(diǎn)--FPGA語(yǔ)法知識(shí)

7.位拼接運(yùn)算符

作用：可以把兩個(gè)或多個(gè)信號(hào)的某些位拼接起來(lái)進(jìn)行運(yùn)算操作

注意：

a.拆分時(shí)，必須指明每個(gè)信號(hào)的位寬

b.位拼接可以用重復(fù)法來(lái)簡(jiǎn)化表達(dá)式
c.位拼接還可用嵌套的方式表達(dá)
d.表示重復(fù)的表達(dá)式必須是常數(shù)表達(dá)式

8.縮減運(yùn)算符
C=&B;

注意：
a.縮減運(yùn)算
b.縮減運(yùn)算時(shí)對(duì)單個(gè)操作數(shù)的運(yùn)算
c.從低位向高位逐步運(yùn)算

9.優(yōu)先級(jí)

3.4 賦值語(yǔ)句和塊語(yǔ)句
3.4.1 非阻塞賦值和阻塞賦值
注意：
a.always塊中用非阻塞賦值，外面用阻塞賦值
b.順序執(zhí)行的語(yǔ)句塊，用了非阻塞賦值，就變成了并發(fā)執(zhí)行

begin

end

3.4.2 塊語(yǔ)句

1.順序塊
begin

end

注意：
a.可以有塊名，塊名可以作為標(biāo)識(shí)符
b.塊內(nèi)可聲明變量

2.并發(fā)塊

a.可以有塊名，塊名可以作為標(biāo)識(shí)符
b.塊內(nèi)可聲明變量
c.如果讓阻塞賦值達(dá)到非阻塞賦值的效果加延遲
d.并行塊達(dá)到順序塊的功能，恰當(dāng)分配絕對(duì)時(shí)間

3.5 Verilog HDL語(yǔ)言的條件語(yǔ)句
3.5.1 if語(yǔ)句
（1）無(wú)分支
if (表達(dá)式）
語(yǔ)句；
（2）單級(jí)分支
if (表達(dá)式)
語(yǔ)句
else 語(yǔ)句2；
（3）多級(jí)分支

語(yǔ)法形式：
if
else if (表達(dá)式2） 語(yǔ)句2
else if (表達(dá)式3） 語(yǔ)句3；

else 語(yǔ)句n;

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